課題５

電卓をつくろう（その２）！！

• VHDL で以下の仕様の回路を設計し、論理シミュレータで動作を確認して下さい。
• 論理合成を行い、面積・遅延を計測して下さい。
• lsi10k ライブラリを使用して下さい。
• 乗除算などを 1 サイクルで実現した場合と複数サイクルで実現した場合を比較して下さい。
• 面積制約のみの場合と遅延制約を付けた場合とで比較して下さい。
• クリティカルパスを解析して、高速化して下さい。
• Altera UP1 ボードで動作を確認して下さい。

• 8bit 値を 2 個と、演算の種類 (加算、減算、論理演算など) を指定する制御信号を入力とし、8bit値を出力とします。
• 仕様
  • クロック clk で動作する同期式順序回路
  • reset='0' で初期化
  • start='0' で演算開始
  • オペランド スイッチ入力: op1 8bit, op2 8bit
  • 演算モード選択 スイッチ入力: mode 8bit
  • 演算結果 LED 出力: result 16bit (4bit x 4 桁分)
  • 初期状態では op1, op2 を *それぞれ 10 進 2 桁で* LED に出力
  • 演算結果は *10 進 4 桁で* 出力
  • 演算の種類は以下のものなどをモード選択スイッチにより選択 (演算の種類と割り当ては各自で決めてください)
    • 乗算
    • 整数除算、剰余
    • 最大公約数、最小公倍数
  • op1, op2 は正整数 (余裕があれば負数にも対応)
  • 乗除算などは 1 サイクルあるいは複数サイクルで計算
  • calc8_fpga を利用する場合のポート宣言

 port (
  　clk, reset, start: in std_logic;
    op1, op2: in std_logic_vector(7 downto 0);
    mode: in std_logic_vector(7 downto 0);
         
    result: out std_logic_vector(15 downto 0)
    );