設計段階とハードウェア表現
近年の LSI の大規模化・複雑化にともない、より生産性の高い設計手法が必要とされています。従来の論理回路設計は、論理ゲートレベルの回路図入力によるものが一般的でした。しかし、論理合成系などの設計システムの発達により、回路図に代わってより高位の記述による設計がシステム設計の主流になってきています。
設計段階とハードウェア表現
論理回路の動作記述の抽象度のレベルを上げることによって、より大規模な回路を短時間で設計できるようになります。現在一般的である RTL (Register Transfer Level) での設計記述には、主にハードウェア記述言語 (HDL, Hardware Description Language) が用いられます。
RTL で記述された回路は論理合成系によってゲートレベル回路に変換され、ターゲットが LSI であればテクノロジマッピング、レイアウトの工程を経てLSI のマスクパタンに変換されます。また、ターゲットが FPGA (Field Programmable Gate Array) などであれば、回路は LUT へのマッピングにより FPGA 構成データに変換されます。
HDLによるASICおよびFPGA開発の手順
本実験では、回路設計における、ハードウェア記述言語 (HDL: Hardware Description Language) による設計入力、論理シミュレーション、論理合成、の各段階の基本的な技術を習得します。
現在では、HDL により論理回路を RTL (Register Transfer Level) で記述し、設計を行なうことが多くなっています。HDL はハードウェアの仕様を記述する言語であると同時に、設計を記述する言語でもあります。広く普及している HDL としては、VHDL, Verilog HDL が挙げられます。
VHDL は、米国国防総省の VHSIC (Very High Speed Integrated Circuit)プロジェクトで、ハードウェアの記述言語 (VHDL: VHSIC Hardware Description Language) として採用されたものであり、HDL の一つの標準規格です。VHDL は Ada に似た構文を採用しています。Verilog HDL は Cadence 社の論理シミュレータ Verilog XL 用の言語として普及してきました。Verilog HDL は C 言語の文法要素を多く採用しています。VHDL は、IEEE Std-1076 (VHDL87) 及び Std-1164 (VHDL93) として早い時期から規格化されています。一方、Verilog HDL はシミュレーション用の言語として事実上の業界標準であったが、IEEE Std-1364 として改めて規格となりました。
国内の設計システムとしては、NTT による、記述言語 SFL を用いた LSI 設計システム PARTHENON が挙げられます。PARTHENON と SFL は実際の LSI 設計の実績もあり、研究用、大学等での教育用としても広く使用されてきました。日本電子工業振興協会の LSI 設計用記述言語標準化委員会で策定された HDLである UDL/I は、処理系がフリーソフトウェアとして配布されており、シミュレーション及び合成ツールが入手可能です。
今後はより上位のアルゴリズムレベルの記述が一般的になっていくと考えられます。現在では、C, C++, Java 等をベースにしたハードウェア設計記述や環境が研究され、実用化されつつあります。